Commit 57d352f7 authored by Kent Russell's avatar Kent Russell Committed by Alex Deucher
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drm/amdgpu: Update NBIO headers to add TXCLK3/4 



These are added for VG20, and are needed for PCIe bandwidth.

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parent 19ed70ff

drivers/gpu/drm/amd/include/asic_reg/nbio/nbio_7_0_sh_mask.h

+30 −0
Original line number Diff line number Diff line
@@ -74709,6 +74709,36 @@ 
//PCIE_PERF_COUNT1_TXCLK2

#define PCIE_PERF_COUNT1_TXCLK2__COUNTER1__SHIFT                                                              0x0

#define PCIE_PERF_COUNT1_TXCLK2__COUNTER1_MASK                                                                0xFFFFFFFFL

//PCIE_PERF_CNTL_TXCLK3

#define PCIE_PERF_CNTL_TXCLK3__EVENT0_SEL__SHIFT                                                              0x0

#define PCIE_PERF_CNTL_TXCLK3__EVENT1_SEL__SHIFT                                                              0x8

#define PCIE_PERF_CNTL_TXCLK3__COUNTER0_UPPER__SHIFT                                                          0x10

#define PCIE_PERF_CNTL_TXCLK3__COUNTER1_UPPER__SHIFT                                                          0x18

#define PCIE_PERF_CNTL_TXCLK3__EVENT0_SEL_MASK                                                                0x000000FFL

#define PCIE_PERF_CNTL_TXCLK3__EVENT1_SEL_MASK                                                                0x0000FF00L

#define PCIE_PERF_CNTL_TXCLK3__COUNTER0_UPPER_MASK                                                            0x00FF0000L

#define PCIE_PERF_CNTL_TXCLK3__COUNTER1_UPPER_MASK                                                            0xFF000000L

//PCIE_PERF_COUNT0_TXCLK3

#define PCIE_PERF_COUNT0_TXCLK3__COUNTER0__SHIFT                                                              0x0

#define PCIE_PERF_COUNT0_TXCLK3__COUNTER0_MASK                                                                0xFFFFFFFFL

//PCIE_PERF_COUNT1_TXCLK3

#define PCIE_PERF_COUNT1_TXCLK3__COUNTER1__SHIFT                                                              0x0

#define PCIE_PERF_COUNT1_TXCLK3__COUNTER1_MASK                                                                0xFFFFFFFFL

//PCIE_PERF_CNTL_TXCLK4

#define PCIE_PERF_CNTL_TXCLK4__EVENT0_SEL__SHIFT                                                              0x0

#define PCIE_PERF_CNTL_TXCLK4__EVENT1_SEL__SHIFT                                                              0x8

#define PCIE_PERF_CNTL_TXCLK4__COUNTER0_UPPER__SHIFT                                                          0x10

#define PCIE_PERF_CNTL_TXCLK4__COUNTER1_UPPER__SHIFT                                                          0x18

#define PCIE_PERF_CNTL_TXCLK4__EVENT0_SEL_MASK                                                                0x000000FFL

#define PCIE_PERF_CNTL_TXCLK4__EVENT1_SEL_MASK                                                                0x0000FF00L

#define PCIE_PERF_CNTL_TXCLK4__COUNTER0_UPPER_MASK                                                            0x00FF0000L

#define PCIE_PERF_CNTL_TXCLK4__COUNTER1_UPPER_MASK                                                            0xFF000000L

//PCIE_PERF_COUNT0_TXCLK4

#define PCIE_PERF_COUNT0_TXCLK4__COUNTER0__SHIFT                                                              0x0

#define PCIE_PERF_COUNT0_TXCLK4__COUNTER0_MASK                                                                0xFFFFFFFFL

//PCIE_PERF_COUNT1_TXCLK4

#define PCIE_PERF_COUNT1_TXCLK4__COUNTER1__SHIFT                                                              0x0

#define PCIE_PERF_COUNT1_TXCLK4__COUNTER1_MASK                                                                0xFFFFFFFFL

//PCIE_PRBS_CLR

#define PCIE_PRBS_CLR__PRBS_CLR__SHIFT                                                                        0x0

#define PCIE_PRBS_CLR__PRBS_POLARITY_EN__SHIFT                                                                0x18

drivers/gpu/drm/amd/include/asic_reg/nbio/nbio_7_0_smn.h

+6 −0
Original line number Diff line number Diff line
@@ -50,6 +50,12 @@ 
#define smnPCIE_PERF_CNTL_TXCLK2			0x11180254

#define smnPCIE_PERF_COUNT0_TXCLK2			0x11180258

#define smnPCIE_PERF_COUNT1_TXCLK2			0x1118025c

#define smnPCIE_PERF_CNTL_TXCLK3                        0x1118021c

#define smnPCIE_PERF_COUNT0_TXCLK3                      0x11180220

#define smnPCIE_PERF_COUNT1_TXCLK3                      0x11180224

#define smnPCIE_PERF_CNTL_TXCLK4                        0x11180228

#define smnPCIE_PERF_COUNT0_TXCLK4                      0x1118022c

#define smnPCIE_PERF_COUNT1_TXCLK4                      0x11180230



#define smnPCIE_RX_NUM_NAK				0x11180038

#define smnPCIE_RX_NUM_NAK_GENERATED			0x1118003c

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